书目详细信息
： SYSTEMVERILOG验证方法学
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-81124-079-5:CNY58.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | SystemVerilog验证方法学/.Janick Bergeron[等]著/.夏宇闻[等]译 |
| 出版发行项： | 北京:,北京航空航天大学出版社:,2007 |
| 载体形态项： | 467页:;+23cm |
| 一般附注： | 统一题名：Verification methodology manual for System Verilog |
| 提要文摘： | 本书涵盖了所有最新的验证技术，其中包括: 验证计划制定、TestBench架构、受约束随机激励产生、以覆盖率为主导的验证、基于断言的验证、形式化分析，以及基于一个开放、完善的方法学上的系统级验证。 |
| 并列题名： | Verification methodology manual for System Verilog eng |
| 题名主题： | 硬件描述语言 程序设计 |
| 非控主题词： | VHDL语言 |
| 中图分类： | TP312VH |
| 个人名称等同： | 伯杰龙 (Bergeron, Janick) 著 |
| 个人名称次要： | 夏宇闻 译 |
| 记录来源： | CN 110017 20070619 |