书目详细信息
： VERILOG HDL数字设计与建模
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-121-14093-8:CNY69.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | Verilog HDL数字设计与建模/.(美)Joseph Cavanagh著/.陈亦欧, 李林, 黄乐天译 |
| 出版发行项： | 北京:,电子工业出版社:,2011.08 |
| 载体形态项： | 15, 579页:;+图:;+26cm |
| 丛编项： | 国外电子与通信教材系列 |
| 提要文摘： | 本书的内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线 RISC 处理器的设计等。书中给出的所有工程设计实例均为可独立运行及验证的实用电路模块,并给出了所有例子的完整Verilog 源代码、testbench、仿真结果和仿真波形。 附录中还给出了部分课后习题的参考答案。 |
| 题名主题： | VHDL语言 程序设计 教材 |
| 题名主题： | VHDL语言 |
| 题名主题： | 程序设计 |
| 中图分类： | TP312VH |
| 个人名称等同： | 卡瓦纳 (美) 著 |
| 个人名称次要： | 陈亦欧 译 |
| 个人名称次要： | 李林 译 |
| 个人名称次要： | 黄乐天 译 |
| 记录来源： | CN 三新书业 20120809 |